Accelerators for Data Processing

The explosive growth in digital data and its growing role in real-time analytics motivate the design of high-performance database management systems (DBMSs). Meanwhile, slowdown in supply voltage scaling has stymied improvements in core performance and ushered an era of power-limited chips. These developments motivate the design of software and hardware DBMS accelerators that (1) maximize utility by accelerating the dominant operations, and (2) provide flexibility in the choice of DBMS, data layout, and data types. In this thesis, we identify pointer-intensive data structure operations as a key performance and efficiency bottleneck in data analytics workloads. We observe that data analytics tasks include a large number of independent data structure lookups, each of which is characterized by dependent long-latency memory accesses due to pointer chasing. Unfortunately, exploiting such inter-lookup parallelism to overlap memory accesses from different lookups is not possible within the limited instruction window of modern out-of-order cores. Similarly, software prefetching techniques attempt to exploit inter-lookup parallelism by statically staging independent lookups, and hence break down in the face of irregularity across lookup stages. Based on these observations, we provide a dynamic software acceleration scheme for exploiting inter-lookup parallelism to hide the memory access latency despite the irregularities across lookups. Furthermore, we propose a programmable hardware accelerator to maximize the efficiency of the data structure lookups. As a result, through flexible hardware and software techniques we eliminate a key efficiency and performance bottleneck in data analytics operations

Reducing static energy dissipation of data holding components of modern microprocessors

Sınırlı pil ömrüne bağlı olarak çalışan taşınabilen aygıtlar düşük güç tüketimi ve uzun bekleme sürelerine ihtiyaç duymaktadırlar. CMOS devreler ise küçülen üretim teknolojileriyle birlikte her geçen gün daha çok sızdırmaya bağlı olarak durağan güç tüketmektedirler. Bu tez çalışmasında mikroişlemcilerin veri saklayan bileşenleri incelenmiştir. SRAM tabloları başarım, güç tüketimi ve alan açısından ele alınmıştır. Tezde önerilen teknik, mikroişlemcinin mimari durumunu ve dar değerleri kullanarak, veri saklayan bileşenlere güç ayrıştırılması uygulanmasıdır. Bu fikri uygulamak için yazmaç öbeği seçilmiştir. Yazmaç öbeği satırları mecazı anlamda uyutularak durağan gücün azaltılması sağlanmıştır. Uyutma işlemi mikroişlemcinin mimari durumuna ve dar değerlere bağlıdır. Dar değerler, mikroişlemcinin veri yolu genişliğinden daha az sayıda bit kullanarak gösterilebilen değerlerdir. Yazmaç öbeği satırının üst bitleri darlığa göre uyutulabilirken, mimari duruma bağlı olarak bir satır tamamen kapatılabilir. Bu işlemler yapılırken SRAM tablosunun fiziksel olarak devre serimi, yöntemin uygulanmasının kolaylığını azaltmaktadır. Durağan enerji tüketimi %42 oranında azaltılırken, bu yöntemin bir yan ürünü olarak devingen enerji tüketimi de %32 azaltılmıştır. Mikroişlemcinin silikonda kapladığı alanı ve başarımı, yöntemin uygulanmadığı bir sistemle aynıdır. Böylece yöntemin getirdiği ek bir yük bulunmamaktadır.Mobile devices which are running on limited battery needs low power consumption and long stand-by duration more than ever. However modern microprocessors dissipate more static energy as CMOS process technology shrinks. In this thesis data holding components of the modern microprocessors are examined. SRAM tables are analyzed by means of performance, power consumption and area. Thesis offers a power gating technique for data holding components which consists of SRAMs by exploiting narrow values and architectural state of the superscalar microprocessor. Register file is selected to prove our idea. Register file rows are literally put to sleep depending of their architectural state and narrowness. Narrowness indicates that a value can be shown by fewer bits than the data path width of the microprocessor. While upper order bits of a SRAM row are put to sleep depending on narrowness, a whole row can be put to sleep depending of the architectural state of the microprocessor. However physical layout of the SRAM tables prevents the straightforward implementation of the sleep decisions. Static energy dissipation is reduced by %42 and as a byproduct of this technique; dynamic energy is reduced by %32. Silicon area and microprocessor performance is kept constant compared to the baseline microprocessor